تراشه‌های CPU چگونه ساخته می‌شوند؟ سفر شگفت‌انگیز تبدیل شن و ماسه به مغز متفکر سرورها

فرآیند ساخت تراشه CPU یک چرخه فوق‌پیشرفته شامل بیش از ۱۰۰۰ مرحله فیزیکی و شیمیایی است که ۳ تا ۴ ماه به طول می‌انجامد. این فرآیند با استخراج سیلیس از ماسه کوارتز و تبدیل آن به شمش‌های سیلیکونی با خلوص 99.9999999% (نُه نُه) آغاز شده و پس از برش به شکل دیسک‌های آینه‌ای (Wafer)، مدارهای نانومتری از طریق تابش نور فرابنفش شدید (لیتوگرافی EUV)، لایه‌نشانی یونی و حکاکی پلاسمایی روی آن چاپ می‌شوند.

برای درک ابعاد این مهندسی پیشرفته، کافی است بدانید در نسل‌های نوین لیتوگرافی زیر ۱ نانومتر که توسط پژوهشگران IBM معرفی شده است، نزدیک به ۱۰۰ میلیارد ترانزیستور سه‌بعدی در فضایی به ابعاد یک ناخن انگشت جای می‌گیرند که تقریباً دو برابر تراکم تراشه‌های ۲ نانومتری است. در این مقیاس، گام سیم‌کشی (BEOL Pitch) به زیر ۱۸ نانومتر کاهش یافته و در دستگاه‌های لیتوگرافی مدرن High-NA EUV، دقت ترازبندی لایه‌ها روی هم (Overlay Accuracy) به ۰.۲۲ نانومتر—معادل عرض چهار اتم سیلیکون—رسیده است. جا دادن این حجم از مدارهای منطقی و طبقات متعدد سیم‌کشی مسی روی یک قطعه سیلیکونی، نیازمند دستکاری ماده در مقیاس اتمی و کنترل فوتون‌های نوری با طول موج ۱۳.۵ نانومتر در محیط خلأ بالا است.

همین پیچیدگی سرسام‌آور فیزیکی و اقتصادی باعث شده است که پاسخ عملی به سوال «تراشه های CPU چگونه ساخته میشوند» در گره‌های پیشرو (Leading-Edge Nodes) در انحصار تنها سه قطب تولیدی در جهان یعنی TSMC تایوان، سامسونگ الکترونیکس کره جنوبی و اینتل (Intel Foundry) قرار بگیرد (در حالی که شرکت چینی SMIC به دلیل محدودیت‌های صادراتی دسترسی به EUV، با تکیه بر لیتوگرافی DUV در گره‌های کلاس ۷ نانومتر مانند N+2 و N+3 فعالیت می‌کند).

فناوری لیتوگرافی EUV محصول بیش از ۳۰ سال تحقیق و توسعه، میلیاردها یورو سرمایه‌گذاری مشترک ASML و زایس (ZEISS SMT) و شبکه تأمینی متشکل از بیش از ۱,۲۰۰ شرکت تخصصی است؛ به طوری که تنها دستگاه اندازه‌گیری آینه‌های High-NA EUV در محفظه خلأ شرکت زایس حدود ۱۵۰ تن وزن دارد. در ادامه این راهنمای جامع مهندسی، مسیر کامل تبدیل سنگ‌های کوارتز به پردازنده‌های سرور دیتاسنتری مانند Intel Xeon 6 و AMD EPYC Turin را همراه با دستورات خط فرمان بازرسی سیلیکون و معیارهای انتخاب زیرساخت بررسی می‌کنیم.

گام اول؛ از ماسه کوارتز تا شمش سیلیکون تک‌کریستالی (Ingot)

سفر ساخت پیچیده‌ترین قطعه الکترونیکی بشر از یکی از فراوان‌ترین ترکیبات پوسته زمین یعنی ماسه سیلیسی (کوارتزیت) آغاز می‌شود. سیلیکون به دلیل ساختار اتمی چهارظرفیتی (داشتن ۴ الکترون در لایه ظرفیت) و گاف نواری (Bandgap) پایدار خود، بستر استاندارد صنعت نیمه‌هادی برای کنترل جریان الکتریکی در مقیاس صنعتی است.

پالایش شیمیایی سیلیس (SiO2) تا رسیدن به گرید الکترونیکی (EGS)

ماسه کوارتز استخراج‌شده از معادن، عمدتاً از دی‌اکسید سیلیکون (SiO₂) تشکیل شده اما حاوی ناخالصی‌های فلزی مختلف است. در مرحله نخست پالایش صنعتی، سنگ کوارتز در کوره‌های قوس الکتریکی در دمای بالا به همراه منابع کربنی حرارت داده می‌شود تا اکسیژن به صورت گاز مونواکسید کربن از سیلیکون جدا گردد:

محصول خروجی این کوره، «سیلیکون گرید متالورژی» (MGS) با خلوص حدود ۹۸ تا ۹۹ درصد است که برای ساخت CPU کافی نیست. برای رسیدن به «سیلیکون گرید الکترونیکی» (EGS)، پودر سیلیکون متالورژی با گاز هیدروژن کلرید (HCl) واکنش داده تا به مایع فرّار تری‌کلروسیلان (HSiCl₃) تبدیل شود:

مایع تری‌کلروسیلان در برج‌های تقطیر جزءبه‌جزء چندمرحله‌ای بارها بخار و میعان می‌شود تا اتم‌های ناخالصی از آن جدا شوند. در نهایت، بخار تری‌کلروسیلان خالص‌شده طی فرآیند زیمنس (Siemens Process) در حضور گاز هیدروژن روی میله‌های داغ رسوب داده می‌شود تا پلی‌سیلیکون فوق‌خالص شکل بگیرد:

نتیجه این پالایش شیمیایی، دستیابی به خلوص استاندارد 9N یا 99.9999999% (نُه نُه) است. خلوص 9N در مقیاس اتمی بدین معناست که به ازای هر ۱ میلیارد اتم سیلیکون، حداکثر ۱ اتم ناخالصی بیگانه وجود دارد؛ چرا که حضور اتم‌های ناخواسته در کانال ترانزیستورهای نانومتری، آستانه ولتاژ کلیدزنی را مختل کرده و باعث افزایش چگالی نقص (Defect Density) روی ویفر می‌شود.

فرآیند چوخرالسکی (Czochralski Process)؛ کشیدن کریستال مذاب و ساخت سیلندرهای ۳۰۰ میلی‌متری

پلی‌سیلیکون خالص به دست آمده در مرحله قبل، دارای ساختار چندکریستالی (Polycrystalline) است؛ یعنی مرزهای دانه‌ای متعددی در آن وجود دارد که حرکت یکنواخت الکترون‌ها را مختل می‌کنند. برای ساخت CPU، کل ویفر باید یک شبکه بلوری واحد و پیوسته (Monocrystalline) باشد.

در فرآیند چوخرالسکی (CZ Process)، قطعات پلی‌سیلیکون در بوته‌های کوارتزی درون کوره خلأ پر شده با گاز خنثی آرگون ذوب می‌شوند. سپس یک «بذر کریستال» (Seed Crystal) تک‌بلوری با جهت‌گیری بلوری دقیق از بالا وارد حوضچه سیلیکون مذاب می‌شود. دستگاه با چرخش هم‌زمان بذر و بوته در جهت‌های مخالف، بذر را به آرامی به سمت بالا می‌کشد. اتم‌های سیلیکون مذاب هنگام انجماد، الگوی شبکه اتمی بذر را تکرار می‌کنند و با کنترل دما و سرعت کشش، یک استوانه تک‌کریستالی نقره‌ای‌رنگ به نام شمش یا «بول» (Ingot / Boule) با قطر استاندارد ۳۰۰ میلی‌متر (۱۲ اینچ) شکل می‌گیرد.

برش الماسی شمش به دیسک‌های نازک و صیقل‌کاری آینه‌ای در اتاق‌های تمیز (Cleanroom کلاس ۱)

شمش تک‌کریستالی پس از سرد شدن و کنترل کیفیت، وارد بخش برش (Wafer Slicing) می‌شود. اره‌های سیمی الماسی این شمش استوانه‌ای را به صدها دیسک نازک (Wafer) برش می‌دهند و در لبه هر ویفر ۳۰۰ میلی‌متری، یک فرورفتگی راهنما (Notch) ایجاد می‌شود تا بازوهای رباتیک کارخانه جهت‌گیری شبکه کریستالی سیلیکون را در تمام مراحل بعدی تشخیص دهند.

دیسک‌های خام برش‌خورده تحت عملیات صیقل‌کاری شیمیایی-مکانیکی (CMP – Chemical Mechanical Planarization) قرار می‌گیرند تا سطح آن‌ها به صافی آینه‌ای در مقیاس زیرنانومتری برسد. از این مرحله به بعد، ویفرهای سیلیکونی وارد «اتاق تمیز کلاس ۱» (ISO Class 1 Cleanroom) می‌شوند. در حالی که یک اتاق عمل بیمارستان استریل هزاران ذره معلق در هر فوت مکعب هوا دارد، سیستم‌های تصفیه هوای اتاق تمیز کارخانه‌های نیمه‌هادی هوا را به گونه‌ای پالایش می‌کنند که بیش از ۱۰۰۰ برابر استریل‌تر از اتاق عمل بیمارستان است (حداکثر ۱ ذره ۰.۱ میکرومتری در هر فوت مکعب).

دلیل این حساسیت آن است که در لیتوگرافی‌های مدرن که رزولوشن چاپ به ۸ تا ۱۳ نانومتر رسیده است، یک ذره گردوغبار چند میکرومتری، هزاران برابر بزرگ‌تر از ابعاد ترانزیستورهاست و سقوط آن روی ویفر مدارهای یک دای را به کلی از کار می‌اندازد. انتقال ویفر به درون محفظه‌های خلأ دستگاه‌های لیتوگرافی نیز از طریق قفل هوا (Air Lock) و توسط بازوهای رباتیک (Wafer Handler) انجام می‌شود.

گام دوم؛ طراحی معماری منطقی و تهیه ماسک نوری (Photomask)

پیش از آنکه ویفر آینه‌ای وارد خط لیتوگرافی شود، تیم‌های مهندسی طراحی تراشه باید نقشه منطقی و فیزیکی میلیاردها ترانزیستور را آماده کنند. این مرحله پیوندگاه مهندسی کامپیوتر و فیزیک نیمه‌هادی است.

تبدیل کدهای سخت‌افزاری (RTL و Verilog) به نقشه فیزیکی مدارها توسط نرم‌افزارهای EDA

طراحی یک پردازنده مدرن با انتخاب معماری مجموعه دستورالعمل‌ها (ISA) آغاز می‌شود؛ جایی که امروزه معماری‌های x86، ARM و RISC-V در دیتاسنترها و تراشه‌های پیشرفته با یکدیگر رقابت می‌کنند و جزئیات این رقابت را می‌توانید در نفوذ معماری ARM به دیتاسنترها در برابر x86 مطالعه کنید. پس از تعیین معماری، مهندسان رفتار منطقی واحدهای محاسباتی، ثبات‌ها (Registers)، ماشین‌های حالت (State Machines) و رابط‌های حافظه را در سطح انتقال ثبات (RTL) با استفاده از زبان‌های توصیف سخت‌افزار مانند Verilog و SystemVerilog کدنویسی می‌کنند.

سپس این کدهای سخت‌افزاری وارد نرم‌افزارهای «اتوماسیون طراحی الکترونیک» (EDA) می‌شوند تا جریان طراحی و ساخت (Process Flow & Design Co-optimization) در سه گام اصلی تکمیل گردد:

1. سنتز منطقی (Logic Synthesis): ابزارهای EDA کدهای RTL را به شبکه‌ای از واحدهای منطقی بر اساس «کتابخانه سلول‌های استاندارد» (Standard Cell Library) کارخانه سازنده (مانند سلول‌های High-Density در گره N2 شرکت TSMC یا کتابخانه‌های ۲۵ واحدی در معماری‌های نوین) ترجمه می‌کنند.
2. جایگذاری و مسیریابی (Place & Route): الگوریتم‌های نرم‌افزاری، چیدمان فیزیکی میلیون‌ها سلول استاندارد، ارتفاع سلول‌ها (Cell Height) و مسیرهای ارتباطی میان آن‌ها را با رعایت گام گیت (CGP) و گام فلز (MMP) محاسبه می‌کنند.
3. تأیید قوانین طراحی (DRC) و خروجی نهایی (Tape-out): نقشه فیزیکی با قوانین طراحی کارخانه (Design Rules) تطبیق داده شده و فایل نهایی مدار برای ساخت ماسک نوری تولید می‌شود.

به لطف استانداردسازی کتابخانه‌های طراحی در کارخانه‌هایی مانند TSMC و بخش فاندری اینتل (IFS)، امروزه غول‌های ابری نظیر مایکروسافت (Azure) و آمازون (AWS) خودشان تراشه‌های اختصاصی (Custom ASICs) و تایل‌های پردازشی سرور نظیر Graviton4 را طراحی کرده و برای تولید روی گره‌های پیشرفته‌ای همچون Intel 18A یا TSMC سفارش می‌دهند؛ روندی که در عصر سیلیکون‌های سفارشی؛ بررسی پردازنده‌های اختصاصی ابری به طور کامل بررسی شده است.

در پایان این مرحله، نقشه مدار روی «فتوماسک» یا «رتیکل» (Reticle / Photomask) پیاده‌سازی می‌شود. در لیتوگرافی فرابنفش شدید (EUV)، به دلیل اینکه نور ۱۳.۵ نانومتری توسط هر نوع عدسی شیشه‌ای جذب می‌شود، رتیکل دیگر یک شیشه شفاف نیست؛ بلکه یک آینه چندلایه بازتابنده (Multilayer Reflector) است که با استفاده از پدیده تداخل موجی، نور را از الگوی مدار بازتاب می‌دهد.

گام سوم؛ معجزه فتولیتوگرافی (Photolithography) و دستگاه‌های EUV

فتولیتوگرافی قلب فرآیند ساخت پردازنده است؛ مرحله‌ای که در آن الگوی مدار حک‌شده روی رتیکل با استفاده از پرتوهای نوری و با نسبت کوچک‌نمایی ۴ به ۱ (کوچک کردن ابعاد الگو به یک‌چهارم در سیستم‌های استاندارد) روی ویفر سیلیکونی چاپ می‌شود.

پوشش‌دهی ویفر با مواد حساس به نور (Photoresist)

پیش از تابش نور، سطح ویفر با لایه‌ای نازک و یکنواخت از مواد پلیمری حساس به نور به نام «فتورزیست» (Photoresist) پوشانده می‌شود. سپس بازوهای رباتیک فوق‌دقیق دستگاه لیتوگرافی (Wafer Handler)، ویفر را از طریق قفل هوا وارد محفظه خلأ می‌کنند؛ این بازوها ویفر را با دقت موقعیت‌یابی ۲۵ میکرومتر و یکنواختی دمای سطحی در محدوده ۲ میلی‌کلوین (۰.۰۰۲ درجه سانتی‌گراد) جابه‌جا می‌کنند تا کوچک‌ترین انبساط یا تغییر شکل حرارتی روی سطح دیسک سیلیکونی رخ ندهد.

میز نگهدارنده ویفر (Wafer Stage) در زیر ستون اپتیکی، موقعیت ویفر را برای هر بار نوردهی با دقت یک‌چهارم نانومتر (۰.۲۵ نانومتر) تنظیم کرده و ۲۰,۰۰۰ بار در ثانیه موقعیت را بررسی و تصحیح می‌کند. با تابش دوز مشخصی از نور فرابنفش (مثلاً ۵۰ میلی‌ژول بر سانتی‌متر مربع در سیستم‌های EXE:5000)، پیوندهای شیمیایی فتورزیست در نقاط نورخورده تغییر کرده و پس از شست‌وشو با ماده ظهور، الگوی نانومتری مدار روی ویفر شکل می‌گیرد.

نحوه عملکرد دستگاه‌های غول‌پیکر EUV شرکت ASML با پلاسمای قلع و آینه‌های زایس در طول موج 13.5nm

برای سال‌ها، صنعت تراشه‌سازی به لیتوگرافی فرابنفش عمیق (DUV) متکی بود؛ روشی که امروزه نیز شرکت‌هایی مانند SMIC چین به دلیل تحریم‌های صادراتی و عدم دسترسی به دستگاه‌های EUV، با استفاده از تکنیک پیچیده «چندالگودهـی» (DUV Multi-patterning) برای ساخت تراشه‌های کلاس ۷ نانومتر (مانند Kirin 9010 و شتاب‌دهنده‌های هوش مصنوعی Ascend) از آن بهره می‌برند، هرچند عدم استفاده از EUV هزینه تمام‌شده هر ویفر و تعداد مراحل تولید را افزایش می‌دهد.

در فیزیک اپتیک، رزولوشن چاپ مستقیماً به کوتاه شدن طول موج نور و بزرگ‌تر شدن «روزنه عددی» (NA – Numerical Aperture) یعنی گستره زاویه‌ای جمع‌آوری نور توسط سیستم اپتیکی وابسته است. شرکت هلندی ASML با همکاری شریک استراتژیک خود یعنی بخش فناوری ساخت نیمه‌هادی زایس (ZEISS SMT) آلمان، دستگاه‌های لیتوگرافی EUV را در دو خانواده تجاری TWINSCAN NXE (مانند مدل‌های NXE:3600D و NXE:3800E با روزنه عددی 0.33 NA) و خانواده نسل جدید High-NA EUV یعنی TWINSCAN EXE:5000 (با روزنه عددی 0.55 NA) توسعه داده است.

فرآیند تولید و هدایت نور ۱۳.۵ نانومتری در درون این دستگاه‌های دو مرحله‌ای (Dual-stage) شامل ۵ بخش مهندسی به هم پیوسته است:

1. منبع نور پلاسمای قلع و لیزر CO₂ (فرکانس ۵۰,۰۰۰ هرتز): برای تولید نور فرابنفش شدید با طول موج ۱۳.۵ نانومتر، قطره‌های میکروسکوپی قلع مذاب (Molten Tin Droplets) با سرعت بالا به درون محفظه پرتاب می‌شوند. یک لیزر پرقدرت CO₂ دو پالس لیزری مجزا به هر قطره قلع شلیک می‌کند تا قلع کاملاً تبخیر شده و به پلاسمای تابش‌کننده نور EUV تبدیل گردد؛ این عملیات با فرکانس شگفت‌انگیز ۵۰,۰۰۰ بار در ثانیه تکرار می‌شود.
2. محفظه خلأ بالا (High Vacuum Chamber) و آینه جمع‌کننده: از آنجا که نور ۱۳.۵ نانومتری توسط همه مواد و حتی هوا جذب می‌شود، کل مسیر پرتو از منبع پلاسما تا سطح ویفر در خلأ بالا قرار دارد و آینه جمع‌کننده (Collector Mirror) فوتون‌های ساطع‌شده از پلاسمای قلع را جمع‌آوری و به سمت رتیکل هدایت می‌کند.
3. رتیکل بازتابی و ستون اپتیکی زایس (ZEISS Multilayer Mirrors): پرتو EUV پس از برخورد به رتیکل بازتابی (حاوی الگوی مدار)، وارد ستون اپتیکی متشکل از آینه‌های چندلایه زایس می‌شود. هر آینه از بیش از ۱۰۰ لایه با دقت اتمی ساخته شده و تولید آن حدود یک سال زمان می‌برد. دقت صیقل‌کاری سطح این آینه‌ها در مقیاس زیراتمی به قدری بالاست که طبق اعلام زایس، اگر مساحت یکی از آینه‌های High-NA EUV را به اندازه کل کشور آلمان بزرگ کنیم، بلندترین خطای ناهمواری روی سطح آن تنها ۱۰۰ میکرومتر خواهد بود!
4. اپتیک آنامورفیک و روزنه عددی 0.55 NA در سیستم EXE:5000: در حالی که سیستم‌های 0.33 NA (خانواده NXE) رزولوشن چاپ ۱۳ نانومتر را برای گره‌های ۷، ۵، ۳ و ۲ نانومتر فراهم می‌کنند، دستگاه High-NA مدل TWINSCAN EXE:5000 با استفاده از آینه‌های بزرگ‌تر و ده برابر سنگین‌تر در چیدمان «آنامورفیک» (Anamorphic Optics)، روزنه عددی را به 0.55 NA رسانده است. این جهش اپتیکی، رزولوشن چاپ مستقیم را به ۸ نانومتر کاهش داده و امکان دستیابی به تراکم ترانزیستور ۲.۹ برابری نسبت به سیستم‌های 0.33 NA را با خطای هم‌پوشانی (Overlay) زیر ۰.۵۵ نانومتر (۰.۲۲ نانومتر در تست‌های عملیاتی روی ۶ ویفر) فراهم می‌سازد.
5. چالش نصف شدن میدان تابش (Half-Field Exposure) و سرعت استیج‌ها: آینه‌های آنامورفیک در سیستم EXE:5000 میدان تابش روی ویفر را به نصف اندازه سیستم‌های NXE کاهش می‌دهند؛ به همین دلیل ASML در این پلتفرم از استیج‌های حرکتی ویفر و رتیکل با شتاب و سرعت بسیار بالاتر استفاده کرده است تا بهره‌وری اقتصادی تولید انبوه در گره‌های ۲ نانومتر و ۱.۴ نانومتر (Intel 14A و TSMC A14) حفظ شود.

گام چهارم؛ دوپینگ یونی، حکاکی (Etching) و ساخت ترانزیستورهای سه‌بعدی

پس از ثبت الگوی نوری روی ویفر، نوبت به فرآیندهای فیزیکی و شیمیایی تغییر ساختار ماده می‌رسد تا کلیدهای نیمه‌هادی و مسیرهای ارتباطی شکل بگیرند.

کاشت یون (Ion Implantation) برای تغییر خواص رسانایی سیلیکون و ایجاد نیمه‌هادی‌های نوع N و P

سیلیکون خالص به تنهایی رسانای مناسبی برای ساخت کلیدهای منطقی پرسرعت نیست. برای تنظیم دقیق ویژگی‌های الکتریکی، در مرحله «کاشت یون» (Ion Implantation)، یون‌های شتاب‌گرفته به بخش‌های مشخص‌شده ویفر تزریق می‌شوند تا ساختار بلوری سیلیکون به نیمه‌هادی نوع N (دارای حامل‌های الکترونی آزاد) و نوع P (دارای حفره‌های مثبت) تبدیل شود.

در کنار کاشت یون، فرآیندهای حکاکی پلاسمایی و لایه‌نشانی انتخابی (مانند کنترل دقیق کندوپاش یا Sputter Control و یکپارچه‌سازی دی‌الکتریک‌های ترکیبی با ثابت گذردهی بالا یا High-k Dielectrics) اجرا می‌شوند. ترکیب این فناوری‌ها به مهندسان اجازه داده است ترانزیستورهایی بسازند که با ولتاژ کاری بسیار پایین (حتی در محدوده ۰.۴ ولت در تحقیقات نوین) به نسبت جریان روشن به خاموش (On/Off Ratio) بالای $10^6$ دست می‌یابند و نشت جریان را مهار می‌کنند.

تکامل ساختار ترانزیستورها از Planar به FinFET و معماری نوین Gate-All-Around (GAA / Nanosheet)

با کوچک شدن ابعاد ترانزیستورها و ورود به رژیم کانال کوتاه (Short-Channel Regime)، کنترل جریان الکترون‌ها در کانال ترانزیستور به چالش اصلی فیزیک حالت جامد تبدیل شد. معماری ترانزیستورها در این مسیر چهار نسل تکاملی را پشت سر گذاشته است:

1. ترانزیستورهای مسطح (Planar FET): تا گره‌های ۲۸ و ۳۲ نانومتری، کانال ترانزیستور روی سطح صاف ویفر قرار داشت و گیت تنها از بالا جریان را کنترل می‌کرد.
2. معماری FinFET (ترانزیستورهای اثر میدان تیغه‌ای): از گره ۲۲ نانومتر اینتل و ۱۶/۱۴ نانومتر TSMC و سامسونگ تا گره ۳ نانومتر TSMC (خانواده N3B/N3E/N3P) و Intel 3، کانال سیلیکونی به شکل تیغه عمودی درآمد تا گیت از سه طرف آن را احاطه کند.
3. معماری Gate-All-Around (GAA / Nanosheet / MBCFET / RibbonFET): برای عبور از محدودیت‌های FinFET در گره‌های ۳ و ۲ نانومتر به پایین، معماری GAA جایگزین تیغه‌های عمودی شد. در این ساختار که نخستین بار توسط IBM در سال ۲۰۱۷ معرفی شد، کانال عبور جریان از ورقه‌های افقی نانومتری سیلیکون (Nanosheets — مثلاً ۳ لایه نانوورقه سیلیکونی با طول گیت ۱۲ نانومتر در تراشه ۲ نانومتری اولیه IBM) تشکیل می‌شود که گیت به صورت ۳۶۰ درجه دور تا دور آن‌ها را می‌پوشاند. سامسونگ اولین تولید تجاری GAA را با نام MBCFET در گره ۳ نانومتر (SF3E/SF3) آغاز کرد، TSMC در گره ۲ نانومتری (N2) از معماری NanoFlex nanosheet بهره می‌برد و اینتل نیز در گره Intel 18A ترانزیستورهای GAA خود را با نام RibbonFET عرضه می‌کند.
4. معماری سه‌بعدی Nanostack (زیر ۱ نانومتر): در ژوئن ۲۰۲۶، شرکت IBM از فناوری تراشه زیر ۱ نانومتر (Sub-1nm) خود بر پایه معماری «نانواستک» (Nanostack) رونمایی کرد. در این روش، نانوورقه‌های ترانزیستوری به جای گسترش افقی، مانند آجرهای یک ساختمان به صورت متناوب در ارتفاع روی هم چیده می‌شوند؛ رویکردی که تراکم ترانزیستور را نسبت به تراشه‌های ۲ نانومتری دو برابر کرده (نزدیک به ۱۰۰ میلیارد ترانزیستور در اندازه یک ناخن)، حافظه روی تراشه (On-chip Memory) را ۴۰ درصد افزایش داده و تا ۷۰ درصد بهره‌وری انرژی را بهبود می‌بخشد. کالبدشکافی کامل این فناوری را می‌توانید در این مقاله مطالعه کنید.

در موازات کوچک‌سازی سیلیکون، پژوهشگران برای غلبه بر محدودیت‌های ذاتی سیلیکون در مقیاس اتمی، به سراغ «نیمه‌هادی‌های دوبعدی» (2D Semiconductors) با ضخامت اتمی رفته‌اند. در آوریل ۲۰۲۵، تیم پژوهشی دانشگاه فودان (Fudan University) و آزمایشگاه شائوشینگ چین در مجله Nature از ساخت اولین ریزپردازنده ۳۲ بیتی RISC-V جهان بر پایه نیمه‌هادی دوبعدی دی‌سولفید مولیبدن (MoS₂) به نام Wuji خبر دادند؛ تراشه‌ای در مقیاس ویفر که شامل ۵,۹۰۰ (در برخی گزارش‌ها ۵,۹۳۱) ترانزیستور MoS₂ و یک کتابخانه کامل از ۲۵ نوع سلول منطقی است. همچنین پژوهشگران دانشگاه پکن موفق به ساخت ترانزیستورهای بالستیک ۱۰ نانومتری بر پایه سلنید ایندیم (InSe) با مقاومت تماسی بسیار پایین ۶۲ اهم‌میکرومتر شده‌اند که از نظر حاصل‌ضرب انرژی-تأخیر (EDP) از مرزهای پیش‌بینی‌شده برای سیلیکون پیشی می‌گیرد. جزئیات این انقلاب علمی را در مقاله بررسی تخصصی اولین پردازنده دو بعدی جهان در چین بخوانید.

سیم‌کشی مسی نانومتری (Interconnects) در ده‌ها طبقه روی هم با فرآیند Electroplating

پس از ساخت ترانزیستورها در لایه زیرین، شبکه سیم‌کشی فلزی تراشه یا BEOL (Back-End-of-Line) در طبقات متعدد بالای ترانزیستورها با فرآیندهایی نظیر آبکاری الکتریکی (Electroplating) ساخته می‌شود تا میلیاردها ترانزیستور را به هم متصل کند. تراکم این شبکه سیم‌کشی به قدری بالاست که گام سیم‌کشی (Interconnect Pitch / Metal Pitch) از ۶۴ تا ۱۱۲.۵ نانومتر در گره‌های قدیمی ۲۸ و ۱۴ نانومتر، به ۲۸ نانومتر در گره N5، به ۲۳ نانومتر در گره N3E شرکت TSMC (و ۳۰ نانومتر در Intel 3) و در نهایت به زیر ۱۸ نانومتر در معماری Nanostack شرکت IBM رسیده است.

در این تراکم فوق‌فشرده، دو تحول بنیادین در معماری اتصال و تغذیه تراشه‌ها در حال وقوع است:

• تغذیه برق از پشت ویفر (Backside Power Delivery): در گره Intel 18A، اینتل علاوه بر ترانزیستورهای RibbonFET، فناوری PowerVia را پیاده‌سازی کرده است که مسیرهای برق‌رسانی را به پشت ویفر منتقل می‌کند تا تداخل میان شبکه برق و سیم‌کشی سیگنال در بالای ترانزیستورها حذف شده و سرعت فرکانس کاری افزایش یابد.
• مهاجرت از الکترون به فوتون: با نزدیک شدن سیم‌کشی‌های فلزی نانومتری به سقف فیزیکی انتقال داده، استفاده از پرتوهای نوری برای ارتباطات درون‌تراشه‌ای و بین‌تراشه‌ای به عنوان مسیر آینده مطرح شده است که جزئیات آن را در [لینک به مقاله ۲۶ مرحله دو: پردازش فوتونیک؛ آیا تراشه‌های نوری جایگزین سیلیکون می‌شوند؟] بررسی کرده‌ایم.

گام پنجم؛ تست ویفر، برش دای‌ها (Die Cutting) و بسته‌بندی پیشرفته (Packaging)

پس از تکمیل تمام لایه‌های ترانزیستوری و سیم‌کشی، ویفر از بخش لیتوگرافی خارج شده و وارد مرحله حیاتی تست، غربالگری و بسته‌بندی می‌شود.

غربالگری و دسته‌بندی تراشه‌ها بر اساس کیفیت (فرآیند Binning؛ چرا برخی پردازنده‌ها Core i7 می‌شوند و برخی Core i5 یا Xeon؟)

در تولید نیمه‌هادی‌های پیشرفته، «نرخ بازده ویفر» (Wafer Yield) و «چگالی نقص» (Defect Density) تعیین‌کننده اصلی موفقیت تجاری یک کارخانه هستند؛ برای مثال، گزارش‌های صنعتی نشان می‌دهند که بازده پایین‌تر گره ۳ نانومتری سامسونگ (SF3) در مقایسه با N3E شرکت TSMC، عرضه تراشه‌هایی مانند Exynos 2500 را محدود کرد و در مقابل، سرعت کاهش چگالی نقص در گره‌های Intel 18A و 14A معیار اصلی تجاری‌سازی آن‌ها در سال‌های ۲۰۲۶ تا ۲۰۲۸ است.

از آنجا که توزیع نقص‌های میکروسکوپی در سطح ویفر یکسان نیست، هر دای (Die) پیش از برش و پس از آن تحت تست‌های دقیق الکتریکی، حرارتی و فرکانسی قرار می‌گیرد که به آن فرآیند Binning (غربالگری سیلیکون) می‌گویند:

1. تفکیک رده‌های پردازشی بر اساس هسته‌های سالم: کارخانه‌ها برای کاهش هزینه‌های طراحی و ماسک، یک دای پایه را تولید می‌کنند. اگر تمام هسته‌ها و حافظه کش یک دای بدون نقص کار کنند، آن تراشه در بالاترین رده محصول (مانند Core i9 / Core Ultra 9 در رده دسکتاپ یا بالاترین مدل Xeon و EPYC در رده سرور) قرار می‌گیرد. اما اگر چند هسته یا بخشی از کش L3 روی دای دچار نقص ساخت باشد، کارخانه به جای دور ریختن کل تراشه، بخش‌های معیوب را غیرفعال کرده و همان دای را با نام تجاری پایین‌تر (مانند Core i7، Core i5 یا مدل‌های با تعداد هسته کمتر در خانواده Xeon و EPYC) عرضه می‌کند.
2. غربالگری بر اساس فرکانس و توان مصرفی (TDP): حتی در میان تراشه‌هایی که تعداد هسته یکسانی دارند، تفاوت‌های فیزیکی در نشت جریان ترانزیستورها باعث ایجاد SKUهای متفاوت می‌شود. برای نمونه، در مقایسه دو پردازنده ۱۲۸ هسته‌ای و ۲۵۶ رشته‌ای رقیب در بازار سرور یعنی Intel Xeon 6980P و AMD EPYC 9755، یا مدل ۱۹۲ هسته‌ای AMD EPYC 9965، سقف توان حرارتی هر دو بر روی ۵۰۰ وات تنظیم شده است؛ اما بر اساس ویژگی‌های لیتوگرافی و غربالگری فرکانسی، Xeon 6980P فرکانس پایه ۲.۰۰ گیگاهرتز (و ۱.۸ گیگاهرتز برای هسته‌های با اولویت پایین) و توربوی تک‌هسته‌ای ۳.۹۰ گیگاهرتز را ارائه می‌دهد، در حالی که EPYC 9965 با فرکانس پایه ۲.۲۵ گیگاهرتز، توربوی تمام‌هسته ۳.۳۵ گیگاهرتز و توربوی تک‌هسته‌ای ۳.۷۰ گیگاهرتز (و ۴.۱۰ گیگاهرتز در مدل ۱۲۸ هسته‌ای EPYC 9755) کار می‌کند.

انقلاب چیپلت‌ها (Chiplets) و بسته‌بندی‌های ۲.۵ بعدی و ۳ بعدی جهت اتصال پردازنده به حافظه‌های HBM

پس از غربالگری، ویفر به دای‌های مجزا برش داده می‌شود. اما در پردازنده‌های مدرن سرور و شتاب‌دهنده‌های هوش مصنوعی، ساخت یک پردازنده غول‌پیکر به صورت یک تکه سیلیکون یکپارچه (Monolithic Die) دیگر مقرون‌به‌صرفه یا شدنی نیست. به همین دلیل، معماران سخت‌افزار به طراحی مبتنی بر چیپلت (Chiplet / Tile Architecture) و بسته‌بندی‌های پیشرفته ۲.۵ بعدی (مانند CoWoS) و ۳ بعدی روی آورده‌اند.

در معماری بسته‌بندی پیشرفته ۲.۵ بعدی (مانند CoWoS یا Chip-on-Wafer-on-Substrate) و سه‌بعدی، به جای آنکه یک پردازنده تک‌دای (Monolithic CPU) از طریق مسیرهای طولانی روی بورد اصلی (PCB Substrate) به تراشه‌های حافظه مسطح (مانند GDDR6 یا DDR5) متصل شود، چیپلت‌های محاسباتی (Compute Chiplets) در کنار پشته‌های عمودی حافظه با پهنای باند بالا (3D HBM Stack) مستقیماً روی یک لایه «میانجی سیلیکونی» (Silicon Interposer) مشترک قرار می‌گیرند. در داخل هر پشته HBM، چندین دای حافظه به صورت عمودی روی هم چیده شده و از طریق کانال‌های میکروسکوپی عبوری از سیلیکون (TSV – Through-Silicon Vias) و ریزبرجستگی‌های لحیم (Micro-bumps) با گذرگاه عریض ۱۰۲۴ بیتی به چیپلت‌های پردازشی متصل می‌شوند، و کل این مجموعه بر روی بستر پکیج (Package Substrate) با توپ‌های لحیم (C4 Solder Balls) و پخش‌کننده حرارتی یکپارچه (IHS) سوار می‌شود.

معماری چیپلت همچنین اجازه می‌دهد بخش‌های مختلف یک پردازنده با لیتوگرافی‌های متفاوتی ساخته شوند تا هزینه و کارایی بهینه گردد:

• ساختار چندتایی در Intel Xeon 6980P (Granite Rapids-AP): طبق داده‌های فنی، این پردازنده ۱۲۸ هسته‌ای روی سوکت 7529 از ۵ دای مجزا در یک پکیج تشکیل شده است: ۳ دای محاسباتی (Compute Dies) که هر کدام مساحتی معادل ۵۹۸ میلی‌متر مربع دارند و ۲ دای ورودی/خروجی (I/O Dies) که هر یک ۲۴۱ میلی‌متر مربع مساحت دارند. (نکته فنی در منابع: پایگاه‌های فنی مانند SemiconductorX و Technical.City لیتوگرافی دای‌های محاسباتی Granite Rapids را گره Intel 3 ثبت کرده‌اند، در حالی که برخی پایگاه‌های بنچمارک مانند TechPowerUp و CPU-Monkey از عنوان کلی کلاس ۵ نانومتر برای دای محاسباتی و ۱۰ نانومتر برای دای I/O استفاده می‌کنند).
• ساختار چیپلت در AMD EPYC (Genoa / Turin) و شتاب‌دهنده‌های MI300: شرکت AMD در پردازنده‌های EPYC Turin (با هسته‌های Zen 5 و Zen 5c تا ۱۹۲ هسته در مدل 9965) از طراحی چیپلت روی گره‌های ۴ نانومتری و ۳ نانومتری TSMC استفاده می‌کند و در شتاب‌دهنده‌های سری AMD MI300 نیز چیپلت‌های ساخته شده با دو لیتوگرافی متفاوت TSMC N5 و TSMC N6 را در یک پکیج پیشرفته ترکیب کرده است. برای بررسی دقیق‌تر تقابل این دو معماری در رک‌های سرور، به مقایسه پردازنده‌های Intel Xeon و AMD EPYC مراجعه کنید.

جدول مقایسه لیتوگرافی‌های مدرن؛ از ۷ نانومتر تا ۱ نانومتر و عصر آنگستروم

بر اساس «قانون مور» (Moore’s Law)، انتظار تئوری این بود که تراکم ترانزیستورها در هر نسل لیتوگرافی دقیقاً دو برابر شود (برای نمونه از ۵۰ میلیون ترانزیستور در میلی‌متر مربع در گره ۱۰ نانومتر، به ۱۰۰ در ۷ نانومتر، ۲۰۰ در ۵ نانومتر، ۴۰۰ در ۳ نانومتر، ۸۰۰ در ۲ نانومتر و ۱۶۰۰ در ۱.۴ نانومتر برسد). اما داده‌های واقعی کارخانه‌های نیمه‌هادی نشان می‌دهند که به دلیل محدودیت‌های فیزیکی و ابعاد سلول‌های SRAM، تراکم میانگین واقعی با شیب ملایم‌تری رشد کرده است (از ۵۲ میلیون در ۱۰ نانومتر به ۹۱ در ۷ نانومتر، ۱۳۸ در ۵ نانومتر، ۱۸۲ تا ۲۲۴ در ۳ نانومتر، ۲۳۶ در حالت میانگین و تا ۳۱۳ میلیون در سلول‌های متراکم ۲ نانومتر).

علاوه بر این، نام‌گذاری تجاری گره‌ها (مانند 5nm یا 3nm) دیگر برابر با اندازه فیزیکی ترانزیستور نیست و مقایسه علمی میان کارخانه‌های TSMC، اینتل، سامسونگ و SMIC تنها از طریق بررسی تراکم ترانزیستور (MTr/mm²)، معماری ترانزیستور (FinFET در برابر GAA)، گام گیت (Gate Pitch) و گام سیم‌کشی (Interconnect Pitch) امکان‌پذیر است.

جدول زیر مشخصات فنی، تراکم ترانزیستور، ابعاد سلول‌های SRAM، گام گیت/فلز و کاربردهای دیتاسنتری گره‌های لیتوگرافی مدرن از ۷ نانومتر تا مرزهای زیر ۱ نانومتر را نشان می‌دهد:

گره لیتوگرافی و کارخانه	تراکم ترانزیستور (MTr/mm²)	تکنولوژی گیت و ترانزیستور	گام گیت (GP) / گام سیم‌کشی (IP) / اندازه SRAM	وضعیت تولید و کاربرد در پردازنده‌های سرور، هوش مصنوعی و سازمانی
TSMC N7 (7nm)	91.0	FinFET	GP: 48–57 nm / IP: 28–40 nm / SRAM: 0.027 µm²	تولید انبوه؛ پردازنده‌های سرور نسل‌های پیشین و شتاب‌دهنده‌های پایه
SMIC N+1 / N+2 / N+3 (7nm-class)	113.4–120.0 (در N+3)	FinFET	GP: 57 nm / IP: 32 nm / SRAM: 0.026 µm² (بدون EUV؛ با DUV)	تولید بومی چین (N+3 در ۲۰۲۵)؛ پردازنده Huawei Kirin 9010 و شتاب‌دهنده‌های هوش مصنوعی Ascend
Intel 4	123.4–129.82	FinFET (اولین گره EUV اینتل)	GP: 50 nm / IP: 30 nm / SRAM: 0.024 µm²	تولید انبوه (۲۰۲۳)؛ تایل محاسباتی پردازنده‌های Intel Meteor Lake
Samsung 5LPE / 4LPE (SF4E)	126.9 (5LPE) – 137.0 (4LPE)	FinFET با EUV	GP: 57 nm / IP: 36 nm (5LPE) و 32 nm (4LPE) / SRAM: 0.0262 µm²	تولید انبوه؛ انواع پردازنده‌های Snapdragon X Plus و تراشه‌های موبایل/سازمانی
TSMC N5 / N4 / N4P	138.2 (N5) – 143.7 (N4)	FinFET با EUV	GP: 51 nm / IP: 28 nm / SRAM: 0.021 µm² (در N5)	پردرآمدترین خانواده TSMC؛ سرورهای AMD EPYC Genoa (N5)، EPYC Turin (4nm)، NVIDIA H100 (N4) و AMD MI300
Intel 3	143.37	FinFET بهینه‌شده با EUV گسترده	GP: 50 nm / IP: 30 nm / SRAM: 0.024 µm²	تولید انبوه (۲۰۲۴)؛ پردازنده‌های سرور Intel Xeon 6 Granite Rapids (مانند 6980P)، Sierra Forest و Arrow Lake
Samsung 3GAE (SF3E) / 3GAP (SF3)	150.0 (3GAE) – 190.0 (3GAP)	GAA (MBCFET) با EUV	GP: 54 nm (3GAE) و 48 nm (3GAP) / IP: 32 nm / SRAM: 0.02 µm²	اولین GAA تجاری جهان (۲۰۲۲–۲۰۲۴)؛ تراشه Exynos 2500 با ظرفیت تولید محدود
TSMC N3B / N3E / N3P	197.0 (N3B) – 216.0 (N3E) – 224.0 (N3P)	FinFET بهینه‌شده با EUV گسترده	GP: 45 nm (N3B)، 48 nm (N3E)، 47 nm (N3P) / IP: 23 nm / SRAM: 0.0199–0.021 µm²	تولید انبوه؛ معماری NVIDIA Rubin، اپل M4 / A18 Pro، تایل محاسباتی Lunar Lake و چیپلت‌های متراکم سرور
TSMC N2 / N2P (2nm-class)	236.0 (میانگین) – 313.0 (سلول HD)	GAA (NanoFlex nanosheet) با EUV	لیتوگرافی EUV نسل NXE:3800E (0.33 NA)	رمپ تولید انبوه (۲۰۲۵–۲۰۲۶)؛ اولین گره GAA شرکت TSMC برای نسل‌های M5 / A19 و پردازنده‌های نسل بعد
Intel 18A (1.8nm-class)	کلاس 2nm (تمرکز بر سرعت کلاک بالاتر)	GAA (RibbonFET) + تغذیه پشتی PowerVia	EUV + توسعه با High-NA EUV	هدف تولید ۲۰۲۶؛ Panther Lake، تایل‌های کلود Microsoft Azure و ASICهای سفارشی Amazon AWS
Intel 14A / TSMC A14 (1.4nm-class)	~290.0+ (تخمینی نقشه راه)	GAA نسل پیشرفته	لیتوگرافی High-NA EUV (0.55 NA – EXE:5000) برای لایه‌های بحرانی	هدف تولید ۲۰۲۷–۲۰۲۸+؛ نسل آینده پردازنده‌های دیتاسنتر و هوش مصنوعی (عملکرد 14A در فاصله ۵٪ از A14 پیش‌بینی شده)
IBM Sub-1nm (کلاس زیر ۱ نانومتر)	~2× تراکم گره 2nm (۱۰۰ میلیارد در ناخن)	GAA سه‌بعدی متراکم (Nanostack)	گام سیم‌کشی BEOL زیر 18 nm با چیدمان متناوب نانوورقه‌ها	رونمایی فناوری (ژوئن ۲۰۲۶)؛ ۴۰٪ حافظه بیشتر روی تراشه و تا ۷۰٪ بهره‌وری انرژی بالاتر در عصر پسامور

راهنمای عملی مدیران دیتاسنتر؛ بازرسی سیلیکون، توپولوژی چیپلت و عیب‌یابی سخت‌افزاری در لینوکس

برای مدیران شبکه، مهندسان زیرساخت لینوکس (مانند محیط‌های مبتنی بر کرنل‌های مدرن Linux 6.18 و Ubuntu 25.10) و خریداران سرورهای سازمانی، شناخت معماری داخلی تراشه مستقیماً در بهینه‌سازی عملکرد بارهای کاری و عیب‌یابی سرورها کاربرد دارد. وقتی سروری دو سوکته مجهز به پردازنده‌های ۱۲۸ هسته‌ای Intel Xeon 6980P یا AMD EPYC 9755 (مجموعاً ۲۵۶ هسته و ۵۱۲ رشته در هر سرور) یا پردازنده ۱۹۲ هسته‌ای AMD EPYC 9965 را راه‌اندازی می‌کنید، دستورات خط فرمان زیر به شما امکان می‌دهند مشخصات دقیق سیلیکون و سلامت چیپلت‌ها را بررسی نمایید.

۱. استخراج نسخه بازنگری ماسک لیتوگرافی (Silicon Stepping) و دستورالعمل‌های برداری

هر زمان که کارخانه سازنده اصلاحاتی در ماسک‌های لیتوگرافی اعمال می‌کند، عدد Stepping پردازنده تغییر می‌یابد. همچنین بررسی پشتیبانی سیلیکون از دستورالعمل‌های شتاب‌دهنده مانند Intel AMX، AVX2 و AVX-512 در پردازنده‌های Xeon 6 و EPYC برای بارهای هوش مصنوعی ضروری است:

# بررسی مدل دقیق، معماری، تعداد هسته/رشته، اندازه کش‌های L1/L2/L3 و Stepping سیلیکون
lscpu | grep -E "Model name|Architecture|Socket|Core|Thread|Stepping|L1d|L2|L3|Flags"

# استخراج جزئیات سطح پایین سوکت (مانند Socket 7529)، فرکانس پایه و حداکثر سرعت از SMBIOS
sudo dmidecode -t processor | grep -E "Socket Designation|Version|Voltage|Current Speed|Max Speed|Upgrade"

۲. تحلیل توپولوژی چیپلت‌ها، گره‌های NUMA و پهنای باند کانال‌های حافظه

در پردازنده‌ای مانند Intel Xeon 6980P که از ۳ دای محاسباتی (هر کدام ۵۹۸ میلی‌متر مربع) و ۲ دای I/O (هر کدام ۲۴۱ میلی‌متر مربع) تشکیل شده و از ۱۲ کانال حافظه DDR5-6400 (با پهنای باند ۶۱۴.۴ گیگابایت بر ثانیه) و ماژول‌های پرسرعت MRDIMM-8800 پشتیبانی می‌کند، یا در پردازنده AMD EPYC 9965 که با ۱۲ کانال DDR5-6000 پهنای باند ۵۷۶.۰ گیگابایت بر ثانیه را فراهم می‌سازد، عدم آگاهی سیستم‌عامل از توپولوژی چیپلت‌ها باعث افزایش تأخیر دسترسی به حافظه می‌شود. برای بررسی فاصله ارتباطی میان چیپلت‌ها و سوکت‌ها (از جمله ۶ لینک UPI با سرعت 24 GT/s در Xeon 6980P)، دستورات زیر را اجرا کنید:

# نمایش توپولوژی گره‌های NUMA، حافظه تخصیص‌یافته به هر دای و جدول فاصله تأخیر (node distances)
numactl --hardware

# نمایش توپولوژی فیزیکی کش‌های L1 (112KB یا 80KB)، L2 (2MB یا 1MB) و L3 مشترک روی هر چیپلت
lstopo-no-graphics --of txt

۳. پایش فرکانس توربو، اشتراک کلاک در محیط‌های مجازی و مصرف توان ۵۰۰ واتی

هر دو پردازنده پرچمدار Xeon 6980P و EPYC 9965 دارای TDP برابر با ۵۰۰ وات هستند (و در تست‌های بار کامل، مدل ۱۹۲ هسته‌ای EPYC 9965 توان قابل‌توجهی مصرف می‌کند). نکته بسیار مهم در محیط‌های ابری و مجازی‌سازی آن است که حتی اگر هسته‌های مجازی (vCores) به صورت اختصاصی (Dedicated) و بدون SMT به یک ماشین مجازی تخصیص داده شوند، هسته‌های روی یک چیپلت همچنان بودجه توان و سقف فرکانس توربو (Boost Clocks) را با یکدیگر به اشتراک می‌گذارند. برای رصد لحظه‌ای فرکانس واقعی هسته‌ها و مصرف برق پکیج پردازنده در لینوکس، از turbostat استفاده کنید:

# پایش لحظه‌ای فرکانس کاری هسته‌ها (Bzy_MHz)، دمای پکیج (PkgTmp) و توان مصرفی به وات (PkgWatt)
sudo turbostat --Summary --quiet --show Busy%,Bzy_MHz,PkgTmp,PkgWatt,RAMWatt --interval 2

۴. سناریوی عیب‌یابی واقعی: پایش خطاهای ECC و سلامت ترانزیستورهای کش (Machine Check Exceptions)

در لیتوگرافی‌های ۳ و ۴ نانومتری که اندازه هر سلول حافظه کش SRAM تنها حدود ۰.۰۱۹۹ تا ۰.۰۲۴ میکرومتر مربع است، پایش خطاهای تصحیح‌شده (ECC Corrected Errors) و خطاهای سخت‌افزاری درون هسته‌ها اهمیت حیاتی دارد:

# بررسی خلاصه خطاهای سخت‌افزاری ثبت‌شده در کنترلر حافظه و سلسله‌مراتب کش پردازنده
sudo ras-mc-ctl --summary

# جستجوی گزارش‌های خطای سخت‌افزاری (MCE) و وضعیت سلامت کنترلرهای حافظه (EDAC) در کرنل
sudo journalctl -k | grep -iE "mce|hardware error|edac"

اگر در لاگ‌های کرنل، خطاهای مکرر روی یک بانک کش مشخص از یک هسته فیزیکی ثابت مشاهده شود، نشان‌دهنده ناپایداری فیزیکی در ترانزیستورهای آن بخش از دای است و باید پیش از بروز کرش‌های سیستمی، هسته معیوب ایزوله شده یا پردازنده تعویض گردد.

چک‌لیست اجرایی ارزیابی و خرید پردازنده سرور بر اساس فناوری ساخت

هنگام انتخاب پردازنده برای دیتاسنتر و زیرساخت‌های سازمانی، این ۶ معیار مبتنی بر معماری سیلیکون را در نظر بگیرید:

1. توازن میان کارایی تک‌هسته‌ای و چندرشته‌ای (Single-Thread vs Multi-Thread): انتخاب پردازنده باید دقیقاً منطبق بر نوع بار کاری و نحوه سنجش آن باشد. برای نمونه، در حالی که برخی بنچمارک‌ها مانند CPU-Monkey کارایی تک‌هسته‌ای Intel Xeon 6980P را به واسطه فرکانس توربوی ۳.۹ گیگاهرتز و کش بزرگ‌تر تا ۳۸ درصد بالاتر ارزیابی می‌کنند، در تست‌های چندرشته‌ای سنگین مانند PassMark CPU Mark، پردازنده ۱۹۲ هسته‌ای و ۳۸۴ رشته‌ای AMD EPYC 9965 (با امتیاز ۱۶۰,۵۴۲ در برابر ۷۴,۳۲۴ برای Xeon 6980P) به دلیل داشتن ۵۰ درصد هسته و رشته بیشتر، تا ۱۱۶ درصد امتیاز کل بالاتری ثبت کرده و در تست‌های تک‌رشته‌ای آن بنچمارک نیز پیشتاز است.
2. محاسبه حجم کش L1، L2 و L3 به ازای هر هسته: در پردازنده Intel Xeon 6980P، هر هسته دارای ۱۱۲ کیلوبایت کش L1 و ۲ مگابایت کش L2 است و ۵۰۴ مگابایت کش L3 مشترک در اختیار ۱۲۸ هسته قرار دارد. در مقابل، در AMD EPYC 9965 هر هسته دارای ۸۰ کیلوبایت کش L1 و ۱ مگابایت کش L2 (مجموعاً ۱۹۲ مگابایت L2) به همراه ۳۸۴ مگابایت کش L3 مشترک برای ۱۹۲ هسته است (و در نسل آتی EPYC Venice با معماری Zen 6 و ۲۵۶ هسته، حجم کش L3 به ۱۰۲۴ مگابایت و کانال‌های حافظه به ۱۶ کانال افزایش می‌یابد). برای دیتابیس‌های حساس به تأخیر، حجم کش بزرگ‌تر به ازای هر هسته در Xeon 6 مزیت مهمی محسوب می‌شود.
3. انتخاب نوع حافظه (DDR5-6400 در برابر MRDIMM-8800): بررسی‌های فنی روی پردازنده‌های Intel Xeon 6 Granite Rapids نشان می‌دهد که استفاده از ماژول‌های حافظه MRDIMM با سرعت 8800 MT/s در مقایسه با DDR5-6400 استاندارد، پهنای باند حافظه در دسترس هسته‌ها را به شکل چشمگیری در بارهای علمی و هوش مصنوعی ارتقا می‌دهد.
4. پشتیبانی از گذرگاه‌های PCIe 5.0 و CXL 2.0: هنگام طراحی سرورهای ذخیره‌سازی NVMe و کلاسترهای GPU، به تعداد مسیرهای ارتباطی دای I/O دقت کنید؛ به عنوان مثال، Xeon 6980P به طور بومی ۹۶ مسیر PCIe Gen 5 و ۶۴ مسیر CXL 2.0 را روی یک سوکت فراهم می‌کند.
5. نیازهای برودتی و تغذیه برای TDPهای ۵۰۰ واتی: با رسیدن توان مصرفی پردازنده‌های سرور ۱۲۸ و ۱۹۲ هسته‌ای به ۵۰۰ وات در هر سوکت، استفاده از سیستم‌های خنک‌کننده رده‌بالا (Top-notch Cooling) و طراحی دقیق توزیع برق رک پیش از نصب سرورها الزامی است.
6. بهره‌گیری از شتاب‌دهنده‌های هوش مصنوعی درون‌تراشه‌ای (Intel AMX و AVX-512): برای اجرای مدل‌های استنتاج هوش مصنوعی (مانند بنچمارک‌های MLPerf Inference) روی CPU، پشتیبانی از دستورالعمل‌های ماتریسی Intel AMX و AVX-512 در Xeon 6 یا موتورهای برداری AVX-512 در پردازنده‌های AMD EPYC کارایی پردازش را بدون نیاز به GPUهای گران‌قیمت به شدت افزایش می‌دهد.

سوالات متداول کاربران

---

منابع: 1، 2، 3، 4، 5، 6، 7، 8، 9، 10، 11، 12، 13