مسیر تکامل رابطهای ارتباطی و جهش پهنای باند در نسل ششم PCIe نشاندهنده یک تغییر پارادایم اساسی در معماری سیستمهای پردازشی و ذخیرهسازی است. با ظهور مدلهای زبانی بزرگ (LLMs)، یادگیری ماشین، و پردازشهای فوقسریع (HPC)، نیاز به جابهجایی مقادیر عظیمی از دادهها میان واحدهای پردازشگر گرافیکی (GPU)، پردازندههای مرکزی (CPU) و زیرسیستمهای ذخیرهسازی به یک گلوگاه بحرانی در معماری فون نویمان تبدیل شده است.
استاندارد PCI Express که از سال ۲۰۰۳ وظیفه حیاتی ارتباطات درونسیستمی را بر عهده دارد، در پنج نسل ابتدایی خود توانست با تکیه بر رمزگذاری باینری و افزایش فرکانس، پهنای باند را در هر نسل دو برابر کند. با این حال، رسیدن به مرز فیزیکی فرکانسها در نسل پنجم (32 GT/s)، طراحان را وادار کرد تا برای دستیابی به سرعت 64 GT/s در نسل ششم، از روشهای انتقال سیگنال کاملا متفاوتی استفاده کنند. این گزارش تخصصی، به بررسی عمیق معماری درایوهای حالت جامد (SSD) سازمانی مبتنی بر استاندارد NVMe و رابط PCIe 6.0 میپردازد و ابعاد فیزیکی، منطقی، و همگرایی آن با معماریهای حافظه نوین را با جزئیات کامل تحلیل میکند.
آنچه میخوانید:
بررسی ساختار سیگنالینگ PAM4 در PCIe Gen 6
گذار از سیگنالینگ سنتی NRZ (Non-Return-to-Zero) به مدولاسیون دامنه پالس چهار سطحی یا PAM-4 (Pulse Amplitude Modulation 4-level)، بنیادیترین تغییر در لایه فیزیکی PCIe 6.0 محسوب میشود. در روش NRZ که تا نسل پنجم مورد استفاده قرار میگرفت، سیگنال تنها دارای دو سطح ولتاژ بود که نشاندهنده بیتهای صفر و یک (یک بیت در هر فاصله واحد یا UI) بود. برای دو برابر کردن نرخ انتقال داده به 64 GT/s با استفاده از NRZ، فرکانس نایکوئیست (Nyquist frequency) باید به ۳۲ گیگاهرتز افزایش مییافت.
در چنین فرکانس بالایی، افت سیگنال در طول مسیر (Channel Loss) روی مدارهای چاپی استاندارد به حدی شدید میشد که عملا طول مسیر انتقال را به چند سانتیمتر محدود میکرد و استفاده از کانکتورهای رایج و معماریهای موجود سرور را غیرممکن میساخت. استاندارد PCIe Gen 6 با پذیرش مدولاسیون PAM4، این بنبست فیزیکی را با ظرافت مهندسی دور زده است.
مدولاسیون PAM4 از چهار سطح ولتاژ متمایز برای کدگذاری دادهها استفاده میکند (به عنوان مثال ۳-، ۱-، ۱+، ۳+ ولت). این رویکرد به سیستم اجازه میدهد در هر فاصله واحد (UI) دو بیت داده را منتقل کند. در نتیجه، با وجود اینکه نرخ انتقال به 64 GT/s (معادل ۶۴ میلیارد انتقال در ثانیه) رسیده است، نرخ باود (Baud Rate) یا فرکانس سیگنال در همان محدوده ۳۲ گیگاباود نسل پنجم باقی میماند. این امر موجب میشود فرکانس نایکوئیست همچنان در ۱۶ گیگاهرتز ثابت بماند و امکان استفاده مجدد از مواد مدارهای چاپی، بکپلینها (Backplanes) و پینهای اتصالی مشابه با PCIe 5.0 فراهم شود.
با این وجود، گنجاندن چهار سطح ولتاژ در همان محدوده ولتاژ کلی، به معنای ایجاد سه «چشم» (Eye) در نمودار چشمی سیگنال است. ارتفاع و عرض این چشمها (Eye Height/Width) نسبت به NRZ به شدت کاهش مییابد و این مسئله حساسیت سیگنال را نسبت به نویز منبع تغذیه، تداخل بینسمبلی (ISI) و افت ولتاژ افزایش میدهد. در نتیجه، نرخ خطای بیت خام (BER) در PAM4 به شکل چشمگیری بالاتر از NRZ است و از هدف $10^{-12}$ در نسلهای قبل، به حدود $10^{-6}$ در نسل ششم تنزل مییابد. همچنین، استفاده از اکولایزرهای بازخورد تصمیم (DFE) در گیرندهها برای بازسازی سیگنال باعث میشود که خطاها اغلب به صورت زنجیرهای و متوالی (Burst Errors) در یک خط (Lane) رخ دهند.
برای جبران این نرخ خطای بالا و حفظ پایداری ارتباطات ذخیرهسازی سازمانی، استاندارد PCIe 6.0 ملزم به استفاده از مکانیزم «تصحیح خطای پیشرو» (FEC) شده است. در پروتکلهای شبکه مانند اترنت، معمولا از کدهای FEC بسیار قدرتمند اما با تاخیر بالا (بیش از ۱۰۰ نانوثانیه) استفاده میشود. اما این رویکرد برای PCIe که یک رابط ارتباطی بر پایه Load-Store با حساسیت شدید به تاخیر است، غیرقابل قبول بود.
بنابراین، کنسرسیوم PCI-SIG یک مکانیزم FEC سبک و کمتاخیر (زیر ۲ نانوثانیه) را توسعه داد که در کنار یک کد افزونگی چرخشی (CRC) قدرتمند ۶۴-بیتی و سیستم تلاش مجدد (Retry) در لایه پیوند، سلامت دادهها را تضمین میکند. برای کاهش خطاهای زنجیرهای پیش از ورود به واحد FEC، از تکنیکهایی نظیر کدگذاری گری (Gray Coding) و پیشکدگذاری (Precoding) نیز استفاده میشود که خطاهای هر واحد انتقال را به حداقل میرسانند.
پذیرش ساختار FEC نیازمند یک تغییر بنیادین منطقی بود: معرفی حالت انتقال FLIT (Flow Control Unit). مکانیزم FEC برای عملکرد صحیح و رمزگشایی بهینه نیازمند بلوکهای دادهای با اندازه ثابت است، در حالی که در نسلهای پیشین PCIe، بستههای لایه تراکنش (TLP) دارای اندازههای متغیر (تا ۴۰۹۶ بایت) بودند. در PCIe Gen 6، دادهها به طور کامل در واحدهای ثابت ۲۵۶ بایتی موسوم به FLIT بستهبندی و ارسال میشوند.
| ساختار داخلی FLIT با حجم ۲۵۶ بایت | تخصیص حجم (بایت) | عملکرد و ویژگیها در معماری PCIe 6.0 |
| دادههای لایه تراکنش (TLP Payload) | ۲۳۶ بایت | شامل یک بسته کامل، چند بسته کوچک یا بخشی از یک بسته بزرگ لایه تراکنش. |
| دادههای لایه پیوند (DLP) | ۶ بایت | اطلاعات مدیریتی پیوند نظیر کنترل جریان (Flow Control) و پیامهای تاییدیه. |
| افزونگی چرخشی (CRC) | ۸ بایت | محافظت قدرتمند ۶۴-بیتی برای ۲۴۲ بایت محتوای TLP و DLP. |
| تصحیح خطای پیشرو (FEC) | ۶ بایت | کدهای تصحیح خطا با ساختار سهگانه درهمتنیده (3-way interleaved) برای اصلاح خطاهای زنجیرهای. |
کدهای FEC تعبیهشده در انتهای FLIT به صورت سهگانه درهمتنیده سازماندهی شدهاند. این مهندسی بدان معناست که یک خطای متوالی تا طول ۱۶ بایت متوالی روی یک مسیر فیزیکی، در هر گروه ECC تنها یک بایت را مخدوش میکند که به سادگی توسط سیستم قابل شناسایی و تصحیح است. این ساختار ثابت، راندمان بسیار بالایی در حدود ۹۲.۲٪ از کل پهنای باند را برای ترافیک مفید به ارمغان میآورد و در یک ارتباط ۱۶ مسیره (x16)، پهنای باند کاربردی معادل ۱۱۸ گیگابایت بر ثانیه در هر جهت را تحویل میدهد.
مقایسه عملکردی با نسلهای پیشین (Gen 4 و Gen 5)
رابطهای PCIe درایوهای حالت جامد سازمانی معمولا از چهار مسیر موازی (x4) بهره میگیرند. در حالی که درایوهای سازمانی نسل چهارم سقف پهنای باندی در حدود ۸ گیگابایت بر ثانیه داشتند و درایوهای نسل پنجم (مانند Samsung PM1753) در بهترین حالت به حدود ۱۴.۵ تا ۱۶ گیگابایت بر ثانیه دست مییافتند، درایوهای مبتنی بر استاندارد جدید PCIe Gen 6 x4 قادرند پهنای باند دوطرفهای معادل ۳۲ گیگابایت بر ثانیه در هر جهت (۲۵۶ گیگابیت بر ثانیه مجموع) ارائه دهند. این جهش ۱۰۰ درصدی پهنای باند، تاثیر مستقیمی بر توانایی سیستمها در تزریق داده به خوشههای هوش مصنوعی و حل مشکل بیکاری پردازندهها به دلیل کمبود داده (Data Starvation) دارد.
برای درک عمیقتر این تفاوتهای عملیاتی، میتوان به معماری کنترلرهای جدید اشاره کرد. به عنوان مثال، درایو سازمانی PM1763 شرکت سامسونگ که به عنوان اولین SSD کلاس سازمانی مبتنی بر استاندارد PCIe Gen6 به تولید انبوه رسیده است، ترکیبی از حافظههای V-NAND نسل نهم و یک کنترلر بومی پیشرفته ۴ نانومتری را در خود جای داده است. این درایو سرعت خواندن ترتیبی خیرهکننده ۲۸,۴۰۰ مگابایت بر ثانیه و سرعت نوشتن ترتیبی ۲۱,۰۰۰ مگابایت بر ثانیه را به ارمغان میآورد.
در حوزه عملیات تصادفی (Random IOPS) که شالوده اصلی پایگاههای داده پردازش تراکنش آنلاین (OLTP) و سرورهای مجازیسازی است، این درایو به رکورد ۶.۸ میلیون IOPS برای خواندن و ۹۵۰ هزار IOPS برای نوشتن در پیکربندیهای با ظرفیت بالا دست یافته است. به طور مشابه، کنترلر X3 شرکت Phison نیز با پشتیبانی از پروتکل NVMe 2.3 پهنای باندی بالغ بر ۲۸ گیگابایت بر ثانیه و عملکرد تصادفی ۶.۸ میلیون IOPS را به ثبت رسانده است.
| نسل استاندارد | کدگذاری لایه فیزیکی | نرخ انتقال خام در هر مسیر | پهنای باند یکطرفه (x4) | تاخیر افزوده خطا |
| PCIe 4.0 | 128b/130b (NRZ) | 16 GT/s | ~ 8 GB/s | صفر |
| PCIe 5.0 | 128b/130b (NRZ) | 32 GT/s | ~ 16 GB/s | صفر |
| PCIe 6.0 | FLIT 256B (PAM4) | 64 GT/s | ~ 32 GB/s | ~ 2 نانوثانیه (FEC) |
یکی از تناقضات جالب در طراحی و استقرار PCIe Gen 6، پویایی مسئله تاخیر (Latency) در سطح لایه فیزیکی است. با اضافه شدن لایه پردازشی قدرتمند FEC برای جبران خطاهای گسترده PAM4، انتظار میرفت که تاخیر پایه سیستم به طور محسوسی افزایش یابد. در واقعیت، ماژول تصحیح خطا تنها حدود ۲ نانوثانیه به مسیر پردازش میافزاید. با این حال، به دلیل بهرهوری بهینهتر معماری FLIT، تاخیر در انتقال بستههای بزرگ (که در سناریوهای ذخیرهسازی NVMe، شبکهسازی ابری و انتقال مستقیم دادههای GPU بسیار رایج هستند) نسبت به نسل پنجم به طور قابل ملاحظهای کاهش یافته است.
در معماریهای قدیمیتر مانند PCIe 4.0 و 5.0، بستههای داده با استفاده از کدگذاری 128b/130b قالببندی میشدند و پیامهای کنترلی لایه پیوند (DLLP) برای ارسال تاییدیه (ACK/NAK) باید با ترافیک اصلی برای دسترسی به پهنای باند محدود فیزیکی رقابت میکردند که میتوانست تاخیرهای متغیری ایجاد کند. در معماری نوین FLIT، کدگذاری 128b/130b و توکنهای قالببندی فیزیکی بستهها (که حدود ۴ بایت سربار به هر بسته اضافه میکردند) به طور کامل حذف شدهاند.
علاوه بر این، اختصاص ۶ بایت ثابت در هر FLIT به ساختار DLP به سیستم اجازه میدهد تا فرآیند ارسال تاییدیه (ACK/NAK) و تبادل اعتبارات کنترل جریان را با تاخیری بسیار پایینتر، قابل پیشبینی، و بدون نیاز به قطع مرزهای TLP انجام دهد. نتایج شبیهسازیها و آزمایشهای دقیق نشان میدهد که برای محمولههای بزرگ ذخیرهسازی سازمانی (مثلا ۲۵۶ واحد کلمه مضاعف یا DW)، تاخیر کلی انتقال در PCIe 6.0 میتواند حدود ۱۲۰ نانوثانیه سریعتر از شبکههای مبتنی بر PCIe 5.0 باشد.
در حوزه مدیریت مصرف توان (Power Management) نیز نسل ششم گامی متحولکننده برداشته است. در سیستمهای پیشین، تغییر عرض پیوند ارتباطی (Dynamic Link Width) برای صرفهجویی در مصرف انرژی نیازمند قطع موقت ترافیک و آموزش مجدد لایه فیزیکی (Retraining) بود که چندین میکروثانیه زمان میبرد و برای درایوهای NVMe با حساسیت تاخیر بالا مشکلساز بود.
استاندارد PCIe Gen 6 یک وضعیت مصرف انرژی کاملا جدید و جزئی به نام L0p را معرفی کرده است. این حالت به کنترلر اجازه میدهد تا به صورت کاملا پویا و بدون توقف جریان دادهها (تا زمانی که حداقل یک خط از چهار خط فعال باقی بماند)، تعداد خطوط ارتباطی فعال را به فراخور تقاضای پهنای باند کاهش یا افزایش دهد. این انتقالها در کسری از میکروثانیه صورت میگیرند و به درایوهای سازمانی مدرن این امکان را میدهند تا بدون مواجهه با جهشهای تاخیر (Latency Spikes)، عملکردی کاملا متناسب با توان مصرفی (Energy-proportional) در بارهای کاری متغیر از خود نشان دهند.
چالشهای فیزیکی و فرمفاکتورها در دستیابی به حداکثر سرعت
دستیابی به سرعت اعجابانگیز ۶۴ میلیارد انتقال در ثانیه در محیط متراکم سرورهای سازمانی، چالشهای فیزیکی بیسابقهای را در زمینه حفظ یکپارچگی سیگنال (Signal Integrity) و مدیریت حرارتی پدید آورده است. حاشیههای نویز (Noise Margins) بسیار محدود در سیگنالهای PAM4 ایجاب میکند که مسیرهای مسی روی مادربوردهای سرور با دقتی در مقیاس میکرون طراحی شوند. برای عبور از فواصل طولانیتر میان پردازنده و شاسیهای درایو در سرورهای ابعاد بزرگ، استفاده از ریدرایورها (Redrivers) و ریتایمرهای (Retimers) پیشرفته PCIe 6.0 برای تقویت، پاکسازی نویز و بازسازی کلاک سیگنالها امری کاملا اجتنابناپذیر است. این ادوات فعال، در حالی که دسترسی کانال را حفظ میکنند، پیچیدگی و مصرف توان کلی سیستم را افزایش میدهند.
از منظر پردازشی، حجم عظیم رمزگشایی FEC و استفاده از الگوریتمهای فوقپیشرفته بررسی توازن چگالی پایین (LDPC) نسل ششم در کنترلرهای SSD، نیازمند قدرت محاسباتی بالایی است که خود منجر به افزایش تولید حرارت میشود. تولیدکنندگان برجسته برای رفع این مشکل به لیتوگرافیهای پیشرفته روی آوردهاند. به عنوان مثال، شرکت Marvell تراشه قدرتمند Bravera SC6 (دارای ۱۵ هسته پردازشی تعبیهشده از معماری ARM، پشتیبانی از ۱۶ کانال داده NAND مستقل و سرعتهای حافظه تا ۳۶۰۰ مگاترانسفر در ثانیه) را روانه بازار کرده است تا توازن مناسبی میان پهنای باند و امنیت سختافزاری ایجاد کند.
از سوی دیگر شرکت سامسونگ با بهرهگیری از فناوری تولید ۴ نانومتری در طراحی کنترلر خود، موفق به ثبت بهبود ۱.۸ برابری در بهرهوری مصرف انرژی (Performance per Watt) در درایو PM1763 نسبت به نسل قبل شده است. به طور مشابه، Phison نیز توانسته در کنترلر X3 با ارائه ۴ گیگابایت بر ثانیه به ازای هر وات، مصرف کلی کنترلر را در مرز ۷ وات نگه دارد.
با این وجود، حرارت کلی درایوها در حالت بارگذاری کامل پایانی بر سلطنت طولانیمدت فرمفاکتورهای ۲.۵ اینچی سنتی (مانند U.2/U.3) در کلاس درایوهای با بالاترین سطح عملکرد محسوب میشود. محدودیتهای فیزیکی کانکتورهای قدیمی در مدیریت فرکانسهای رادیویی (RF) در پهنای باند ۳۲ گیگابایت بر ثانیه و همچنین محدودیتهای آیرودینامیکی در دفع حرارت تولید شده، صنعت سرور را با شتابی فزاینده به سمت پذیرش استانداردهای جدید EDSFF (Enterprise and Datacenter Standard Form Factor) سوق داده است.
فرمفاکتورهایی مانند E1.S و E3.S/E3.L از پایهترین سطوح طراحی با هدف پشتیبانی از الزامات الکتریکی نسل پنجم و ششم PCIe توسعه یافتهاند. طراحی فشرده و متقارن فرمفاکتور E1.S علاوه بر بهینهسازی توزیع جریان هوا (Airflow)، امکان نصب تعداد بسیار زیادی درایو با ظرفیتهای خیرهکننده (تا ۶۱.۴۴ ترابایت برای مدل PM1763) را در فضای محدود یک سرور ۱ یونیت (1U) فراهم میکند و ویژگیهایی نظیر تعویض گرم (Hot-swap) و سرویسدهی آسان را از پنل جلویی حفظ مینماید. خانواده فرمفاکتور E3 نیز با داشتن سطح مقطع گستردهتر، قابلیت نصب هیتسینکهای غولپیکر و پشتیبانی از توانهای مصرفی تا ۷۰ وات، به پلتفرم استاندارد و بدون رقیب برای سرورهای متراکم ذخیرهسازی ابری و محیطهای آموزش مدلهای هوش مصنوعی تبدیل شده است.
علاوه بر تکیه بر خنکسازی سنتی با جریان هوای پرفشار، همزمانی بلوغ درایوهای Gen 6 با رشد سریع معماریهای خنککننده مایع (Liquid Cooling) در دیتاسنترها پدیدهای قابل توجه است. شرکتهایی نظیر Kioxia با ارائه سری CM10 و NX1، و Samsung با طراحی پیشرفته درایو PM1763، درایوهای کلاس سازمانی خود را برای همگامی کامل با سیستمهای خنککننده مستقیم مایع به تراشه (Direct-to-Chip یا D2C) بهینهسازی ساختاری کردهاند. این سطح از ادغام حرارتی تضمین میکند که درایوها در متراکمترین محیطهای محاسباتی قادرند نرخ عظیم عملیات ورودی/خروجی (IOPS) و پهنای باند را بدون مواجهه با افت عملکرد ناشی از حرارت (Thermal Throttling) در پردازشهای مداوم شبانهروزی حفظ کنند.
همگرایی استاندارد PCIe Gen 6 با معماری حافظه یکپارچه
یکی از تحولآفرینترین و هیجانانگیزترین جنبههای توسعه لایه فیزیکی ۶۴ گیگاترانسفر بر ثانیهای PCIe Gen 6، ایفای نقش آن به عنوان بستر پایهای و زیرساختی برای پروتکلهای پیشرفته مدیریت حافظه، به ویژه نسخه 3.1 معماری CXL (Compute Express Link) است.
معماری سنتی سرورها که در آن هر پردازنده منابع ذخیرهسازی و حافظه اختصاصی و محبوس خود را مدیریت میکرد، در مواجهه با خوشههای پردازشی چند هزار GPUای مختص هوش مصنوعی مولد به شدت ناکارآمد و پرهزینه شده است. استاندارد CXL 3.1 که مستقیما روی سیگنالینگ PAM4 و ساختار FLIT با اندازه ۲۵۶ بایت استاندارد PCIe 6.0 سوار میشود، رویای خلق معماری حافظه کاملا یکپارچه (Unified Memory Architecture) و استخرهای حافظه قابل ترکیب (Composable Memory Pools) را به واقعیتی عملیاتی تبدیل کرده است.
با معرفی CXL 3.1 در اواخر سال ۲۰۲۳، ویژگیهای بیسابقهای نظیر مسیریابی مبتنی بر پورت (Port-Based Routing یا PBR) و حافظه یکپارچه جهانی (Global Integrated Memory یا GIM) به لایه اتصال سرورها افزوده شد. مکانیزم PBR اجازه میدهد تا ساختار شبکه ارتباطی از حالت سلسلهمراتب-درختی (Tree Topology) کلاسیک PCIe فراتر رفته و امکان پیادهسازی توپولوژیهای به مراتب پیچیدهتر و گستردهتر نظیر مش (Mesh)، حلقه (Ring)، ستاره (Star) و پروانهای را فراهم آورد.
از این طریق هزاران دستگاه ذخیرهسازی و شتابدهنده میتوانند از طریق سوییچهای قدرتمند CXL به یکدیگر متصل شوند. در این شبکههای گسترده فابریک (Fabric)، مفهوم GIM به چندین سرور میزبان به طور همزمان اجازه میدهد تا بدون نیاز به واسطههای شبکهای کلاسیک، به ارتباط مستقیم میزبان-به-میزبان (Host-to-Host) پرداخته و دامنههای حافظه را با حفظ کامل انسجام پنهانگاه (Cache Coherency) به اشتراک بگذارند.
اوج این همگرایی در مکانیزم دسترسی مستقیم نظیر-به-نظیر (P2P Direct Access) در دستگاههای متصل به عنوان حافظه نوع ۳ (Type-3 CXL Devices) تبلور مییابد. در چارچوبهای نرمافزاری نوین نظیر BaM (Big Accelerator Memory) و SCADA (Scaled Accelerated Data Access) که توسط پیشگامانی مانند انویدیا توسعه یافتهاند، فرآیند سنتی درخواست داده از ذخیرهسازی به طور کامل دگرگون شده است. در این مدل، رشتههای پردازشی درون GPU میتوانند با دور زدن کامل پشته ذخیرهسازی هسته سیستمعامل و بدون کمترین مداخله پردازنده مرکزی (CPU)، دستورات NVMe را مستقیما به درایوهای SSD صادر کنند.
در این پارادایم، درایوهای فوقسریع مبتنی بر Gen 6 دیگر یک ابزار ذخیرهسازی کند جانبی نیستند، بلکه به عنوان حافظههای انبساطی عظیم (Expansion Memory) لایه GPU عمل میکنند. به عنوان مثال، شرکت Kioxia سری درایوهای GP1 خود را با استفاده از نسل دوم حافظههای XL-Flash (کلاس حافظههای کلاس ذخیرهسازی یا SCM) بر بستر PCIe 6.0 معرفی کرده است که قادر به ارائه نرخ دسترسی ۱۰ میلیون IOPS تصادفی (با بلوکهای ۵۱۲ بایتی) به صورت انحصاری برای دسترسی مستقیم GPU است و معماری آن قابلیت ارتقا تا مرز ۱۰۰ میلیون IOPS را نیز در آینده تضمین میکند.
در آزمایشی خیرهکننده دیگر جهت اثبات این همگرایی، با استفاده از فریمورک SCADA و تجمیع ۴۲ دستگاه درایو سامسونگ PM1763، شبکهای عظیم با توان پردازش ۲۸۱ میلیون IOPS تصادفی با دسترسی کاملا مستقیم GPU بر بستر CXL/PCIe ثبت شد. در این کلاستر، هر درایو Gen 6 بهتنهایی توانست در هر ثانیه بالغ بر ۶.۹۲ میلیون فرمان ورودی/خروجی صادر شده مستقیما از سمت پردازندههای گرافیکی را پردازش کند که نشاندهنده یک بهبود ۸۶ درصدی نسبت به درایوهای نسل پنج در محیطی مشابه است.
گسترش بیکران مرزهای فیزیکی حافظه و خروج دادهها از حصار فیزیکی یک شاسی سرور، نیازمند ارتقای متناسب امنیت است. به همین منظور پروتکلهای امنیتی نوین مانند TSP (Trusted Security Protocol) برای محیطهای اجرایی مورد اعتماد (TEE) در هسته استاندارد CXL 3.1 تعبیه شدهاند تا از مسیرهای انتقال داده بین ماشینهای مجازی محرمانه (Confidential VMs) و درایوهای متصل به سوییچ محافظت کنند.
علاوه بر این، کنترلرهای پیشرفته Gen 6 نظیر نمونههای به کار رفته در PM1763 و Bravera SC6، از پروتکل TDISP (TEE Device Interface Security Protocol) و همچنین الگوریتمهای رمزنگاری پسا-کوانتومی (PQC) و CNSA پشتیبانی میکنند تا ضمن تایید هویت اجزا از طریق مدل SPDM، دادهها در برابر حملات پیشرفته سایبری و تهدیدات آتی ناشی از رایانش کوانتومی در محیطهای ابری چندمستاجره مقاوم باقی بمانند.
نتیجهگیری: چشمانداز کاهش TCO دیتاسنترها با استفاده از درایوهای Gen 6
پذیرش گسترده درایوهای SSD مبتنی بر استاندارد PCIe Gen 6 تاثیر بسیار عمیقی بر مدلهای اقتصادی و کاهش «هزینه کل مالکیت» (TCO) در دیتاسنترهای مدرن خواهد داشت. محدودیت ظرفیت حافظههای فوقسریع نصبشده روی تراشه (مانند HBM) در شتابدهندهها، همواره به عنوان بزرگترین دیوار فیزیکی و مالی در مقیاسپذیری مدلهای هوش مصنوعی شناخته میشود، چرا که افزودن حافظه فیزیکی HBM مستلزم هزینههای نجومی و طراحی مجدد سیلیکون است.
درایوهای NVMe Gen 6 با پهنای باند شگفتانگیز ۳۲ گیگابایت بر ثانیه (یا ۶۸۱ گیگابایت بر ثانیه در یک رک با ۲۴ درایو متصل) و تاخیر بسیار پایین، امکان آزادسازی ظرفیتهای محبوس سیستم را فراهم کرده و اجازه میدهند تا دادههای در حال کار (Working Sets) با هزینهای کسری از حافظههای رم، به لایه ذخیرهسازی پرسرعت منتقل شوند.
از زاویه عملکردی، انتقال مقادیر عظیم پارامترهای شبکههای عصبی بسیار سریعتر صورت میگیرد؛ به گونهای که به لطف پهنای باند عظیم رابط، انتقال یک مدل زبانی بزرگ ۴۰ گیگابایتی از فضای ذخیرهسازی به حافظه اجرایی سیستم در زمان استثنایی ۱.۴ ثانیه انجام میپذیرد (در مقایسه با ۲.۷ ثانیه در نسل پنجم). این امر زمان مرگبار بلااستفاده ماندن (Idle Time) پردازندههای گرافیکی گرانقیمت را در طول فرآیندهای بازخوانی مدل یا Checkpointing به حداقل مطلق میرساند. از سوی دیگر، توانایی پردازش ۶.۸ میلیون عملیات تصادفی در ثانیه توسط تنها یک درایو واحد (مثل PM1763 یا نمونههای Phison X3)، به این معناست که معماران دیتاسنتر میتوانند با تعداد بسیار کمتری از درایوهای فیزیکی، مسیر ورودی/خروجی سرورهای پرمصرف را کاملا اشباع کنند.
این تراکم عملکردی خیرهکننده، در کنار استفاده از فرمفاکتورهای چگال E1.S/E3.S و بهبود شگرف ۱.۸ برابری در بهرهوری مصرف انرژی، به غولهای فناوری و ارائهدهندگان خدمات ابری اجازه میدهد تا ضمن افزایش توان محاسباتی در هر فوت مربع، هزینههای سنگین زیرساختی مربوط به مصرف برق، خنککنندههای مستقیم، سوییچهای شبکه و استهلاک فیزیکی قطعات را به طرز چشمگیری کاهش دهند. در نهایت، ادغام استاندارد PCIe 6.0 با شبکههای حافظه یکپارچه CXL 3.1، اکوسیستمی انعطافپذیر و به شدت بهینهشده خلق خواهد کرد که در آن مرزهای تفکیککننده «ذخیرهسازی کند» و «حافظه اصلی سریع» از میان برداشته شده و بازگشت سرمایه (ROI) برای عظیمترین خوشههای محاسباتی جهان تضمین میگردد.